一、開篇：上海、2026年5月25日
2026年5月25日、上海。IEEE国際回路・システムシンポジウム（ISCAS 2026）の基調講演で、華為の何庭波が半導体業界の新たな指導原則——韜（τ）の法則（Tau Scaling Law）を正式に発表した。同社は過去6年間で381種類のチップを設計・量産してきた実績が、この発表を支えている。
二、ムーアの法則、なぜ終焉を迎えたのか
物理限界
7nm以降のプロセスでは、トランジスタの動作原理そのものが根本的に変化した。速度飽和効果により、本質遅延とチャネル長の関係は2次関数的から線形関数的に変化した。局部配線の寄生パラメータが遅延予算を支配するようになった。3nm、2nmノードでは、漏れ電流、量子トンネル効果、熱密度などの問題が積み重なり、世代ごとの性能向上幅は減少の一途をたどっている。
経済効益の鉄則
さらに深刻なのは経済的な問題だ。業界コンサルティング機関IBSの推定によれば、2nmノードのチップ1個あたりの設計予算はすでに10億ドルを超えている。EUV露光装置は1台3億ユーロ以上、マスクコストも高騰している。さらに重要なのは——トランジスタ単価が先端ノードではもはや低下せず、むしろ上昇に転じていることだ（SemiEngineeringなどの業界分析報告）。半世紀にわたって維持されてきた「世代ごとにトランジスタが増え、コストが下がる」という業界のロジックは崩壊した。
華為の特殊な困境
華為にとって状況はさらに厳しい。2020年以降、先端プロセスへのアクセス経路が断たれ、プロセスノードは完全に凍結された。「次のより小さいノード」に依存して性能を向上させるという道は閉ざされた。
問題はもはや「トランジスタをどこまで小さくできるか」ではなく——「一体何を縮小すべきなのか？そして何を目標にすべきなのか？」
三、韜の法則の核心：「縮小」から「時間」へ
「ムーアの法則の核心は、トランジスタを小さくすることではなく、信号をより速く目的地に届けることにある。」
τの導入
| 層 | τの物理的意味 | 最適化手段 |
|---|---|---|
| デバイス層 | トランジスタスイッチング遅延 + 相互接続RC遅延 | トランジスタ抵抗、寄生容量の最適化 |
| 回路層 | 論理ゲートチェーンの伝搬遅延 | LogicFolding：垂直積層によるクリティカルパス短縮 |
| チップ層 | エンドツーエンド実行時間 | ソフト・アーキテクチャ・シリコンの協調設計 |
| システム層 | チップ間/ラック間通信遅延 | UnifiedBus、Hi-ONE光相互接続 |
韜(τ)の法則の四層協調最適化体系：デバイス(ピコ秒)からシステム(ミリ秒→100ns)
「プロセス技術者、回路設計者、アーキテクチャ設計者、そしてシステムチームは、同じ尺度で議論できる。」 ——何庭波
韜の法則の核心は、「幾何学的縮小」から「時間（τ）の縮小」へのパラダイムシフトにある。τはトランジスタからデータセンターまで12桁のスケールにわたって定義される統一最適化指標であり、すべてのエンジニアリングチームが同じ尺度で議論できるようにする。1974年のDennard Scaling以来、計算スタック全体で統一目標を設定した初めてのスケーリング原則の提案である。
四、LogicFolding：Kirin 2026による実戦検証
LogicFoldingとは
実測データ
Kirin 2026-2029 CPU周波数ロードマップ：平面アーキテクチャ時代の年間<0.1GHz向上から、LogicFoldingによる単世代~0.3GHzの飛躍へ
| 指標 | 従来平面(Kirin前世代) | Kirin 2026(LogicFolding) | 改善率 |
|---|---|---|---|
| トランジスタ密度 | 155 MTr/mm² | 238 MTr/mm² | +53.5% 🚀 |
| SoC消費電力効率 | 基準 | - | +41% ⚡ |
| CPU最高動作周波数 | ~2.75 GHz | 3.1 GHz | +13% 🔥 |
| SRAM動作周波数 | 基準 | - | +40% ⚡ |
| クロックバッファ | 基準 | - | -50% 📉 |
| クロックスキュー | 基準 | - | -25% 📉 |
| 配線長 | 基準 | - | -30% 📉 |
| NoCデータパス面積 | 基準 | - | -55% 📉 |
重要：これは同一プロセスノードで実現したものである。 露光装置の変更も、プロセスの改良もない。純粋なアーキテクチャ革新による成果である。
保守的戦略のもとでの成果
- ハイブリッド接合ピッチ：1.5μm（目標ギア比<3）
- 折畳み範囲：クリティカルパスのみに適用、全設計ではない
- TSV接点：トップメタルから1段階のみ下移
「我々は、先端プロセス技術だけでは達成が困難な一連の進歩を実現した。」 ——何庭波
LogicFolding（論理折畳み）は、ディジタル回路、アナログ回路、メモリ回路を垂直積層の活性層に振り分け、超微細ピッチのハイブリッド接合で層間接続する技術である。同一プロセスノードで、従来3世代分の幾何学的縮小に相当する53.5%のトランジスタ密度向上と41%の消費電力効率改善を実証した。Kirin 2026はこの技術を初めて実装した量産チップであり、CPUコア周波数は3.1GHzに達している。ただし、現在の実装では折畳みはクリティカルパスの限られた層間にのみ適用されている。
🖧 五、AIシステム級τ最適化：ギガワットクラスターを「1台のマシン」のように
5.1 Unified Bus
5.2 Hi-ONE 光相互接続エンジン
| 指標 | 従来の電気相互接続 | Hi-ONE光相互接続 |
|---|---|---|
| モジュール帯域幅 | ~400 Gb/s | 8 Tb/s 🚀 |
| SerDes伝送距離 | ~100 cm | ~5 cm |
| ラック間伝送 | < 1 m | 100 m |
| 信号処理方式 | ヘビーDSP、高消費電力 | 線形強調等化、低消費電力 |
5.3 3D Folding（三次元折畳み）
- ~2030年以前：Chiplet + 2.5Dファンアウト + マイクロバンプ/標準ピッチハイブリッド接合に依存
- ~2030年以降：Ascend 990が初めてLogicFoldingを導入。3D Foldingが2035年までのα性能拡大の主要手段に
- 2035年までに：ハードウェア集積度 >100倍 増加見込み
AIシステムでは3つのアーキテクチャが連携する。Unified Busは全対等プロトコルでシステム通信遅延を約500分の1に削減（同パッケージ内）。Hi-ONE光インターコネクトは8 Tb/sの帯域を提供。3D Foldingは2.5Dパッケージの「ファンアウトジレンマ」を解消し、チップエッジから垂直表面へリソースを移すことでN²スケーリングを回復する。2035年までにハードウェア集積度は100倍以上向上する見込み。
六、10年のロードマップ：KirinからAscendへ
Kirinシリーズ（モバイルSoC）
| 年 | チップ | 主な特徴 | CPU動作周波数目標 |
|---|---|---|---|
| 2026 🍂 | Kirin 2026 | LogicFolding初導入、シリコン検証 | 3.1 GHz |
| 2027 | Kirin 2027 | LogicFolding継続、折畳み深度最適化 | 3.39 GHz |
| 2028 | Kirin 2028 | シリコン前検証段階 | 3.71 GHz |
| 2029 | Kirin 2029 | 4GHz突破 | >4 GHz |
Ascendシリーズ（AIアクセラレータ）
| 年 | 製品 | 特徴 |
|---|---|---|
| 2025 | Ascend 910C | Chiplet + 2.5Dファンアウト |
| 2026 | Ascend 950 | 成熟技術の組み合わせ |
| ~2030 | Ascend 990 | AIアクセラレータへのLogicFolding初導入 |
| 2035 | - | ハードウェア集積度 >100倍 向上 |
最終目標
Kirinシリーズは2026年の3.1GHzから段階的に周波数を引き上げ、2029年には4GHz突破を目指す。一方、Ascend AIアクセラレータシリーズは2030年の990で初めてLogicFoldingを採用し、2035年までにハードウェア集積度を100倍以上向上させる。2031年には、韜の法則に基づく先端チップは1.4nmプロセス相当のトランジスタ密度（400 MTr/mm²）を達成する見込み。
七、産業への影響：競争ルールの書き換え
「ナノメートル競争」から「τ競争」へ
「次の1ドルはノードではなくτに従うべきだ。」
産業チェーンの権力移行
5つの未解決問題
- EDAツールチェーン再構築：既存ツールは2次元平面向けで、多層積層ダイのクロス層分割をサポートしていない
- ウェハ間プロセスばらつき：異なるロット/ノードのウェハ接合には、スマート冗長性と適応補償が必要
- 垂直相互接続オーバーヘッド不等式：各ハイブリッド接合点/TSVが寄生損失をもたらす。τの利益 > τの損失を証明する必要がある
- エネルギー消費効率の要件：τは時間基準であり、メモリセマンティックバスや背面給電などのエネルギー最適化との併用が必要
- 新しいベンチマークパラダイム：業界は単一指標からτプロファイルベンチマークへ移行すべき
「半導体の進化の道筋において、一社だけで全ての答えを出すことはできない。」 ——何庭波
韜の法則は半導体競争のルールを書き換える可能性がある。「次の1ドルはノードではなくτに従うべきだ」という論文の主張は、競争優位が最先端のリソグラフィだけに依存しないことを示している。パッケージング、メモリ帯域幅、インターコネクト設計が半導体の戦略的中心に浮上しつつある。業界のパラダイムシフトが進行中である。
八、結論：新たなパラダイムの始まり
「スケーリングによる高速化の時代は、多層電子システムのτ最適化による高速化の時代に取って代わられつつある。」 「幾何学的な時代は事実上終わった。この事実を否定することは、現実的な戦略ではない。」
何庭波は論文の結論でこう述べている。「スケーリングによる高速化の時代は、多層電子システムのτ最適化による高速化の時代に取って代わられつつある。幾何学的な時代は事実上終わった。この事実を否定することは、現実的な戦略ではない。」ムーアの法則（1965）からDennard Scaling（1974）、そして韜の法則（2026）へ。半導体産業の基盤となる物語が変わるたびに、古い秩序は崩壊し、新しい秩序が生まれる。韜の法則が次の時代を定義する枠組みとなるかどうかは、一企業だけでなく、産業チェーン全体の今後6〜10年の実践にかかっている。
📚 データソース説明
- 華為公式プレスリリース（huawei.com, 2026.5.25）：ISCAS 2026 基調講演全文
- 何庭波論文『A Time Scaling Theory for Multi-Layer Electronic Systems』、中国科学院科技論文プレプリントプラットフォーム（2026.5.25）
- 人民日報クライアント（2026.5.25）：華為が半導体分野の新法則を正式発表
- 钛媒体APP（2026.5.25）：トランジスタ密度一世代で55%向上、新製程に頼らず
- 科創板日報（2026.5.25）：華為「韜の法則」発表、注目すべき技術的方向性
- 観察者網/騰訊新聞（2026.5.25）：何庭波万字論文、華為「韜の法則」を詳述
- Times of India (2026.5.25): Explaining Huawei’s Tau Scaling Law
- 業界分析データ：IBS（チップ設計コスト推定）、SemiEngineering（先端ノードコストトレンド）